全国计算机硬件工程师考试复习题(三)

硬件工程师考试考试网 鲤鱼小编 更新时间:2019-01-09

下面是一些基本的硬件工程师知识练习题,一起来练一练吧。

1、用一个二选一 mux 和一个 inv 实现异或

假设输入信号为 A、B ,输出信号为 Y=A’B+AB ’。则用一个二选一 mux和一个 inv 实现异或的电路如下图所示:

2、给了 reg 的 Setup 和 Hold 时间,求中间组合逻辑的 Delay 范围

假设时钟周期为 Tclk  ,reg 的 Setup 和 Hold 时间分别记为 Setup 和 Hold。 则有:

3、如何解决亚稳态

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当 一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在亚稳态期间,触发器输出一些中间级电平,或 者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器 级联式传播下去。解决方法主要有: (1)降低系统时钟;(2)用反应更快的 FF;(3) 引入同步机制,防止亚稳态传播; (4)改善时钟质量,用边沿变化快速的时钟信号; (5)使用工艺好、时钟周期裕量大的器件

4、集成电路前端设计流程,写出相关的工具。

集成电路的前端设计主要是指设计 IC 过程的逻辑设计、功能仿真,而后端设计则是指设计 IC 过程中的版图设计、制板流片。前端设计主要负责逻辑实现,通常是使用 verilog/VHDL 之类语言,进行行为级的描述。而后端设计,主要负责将前端的 设计变成真正的 schematic&layout,流片,量产。

集成电路前端设计流程可以分为以下几个步骤: (1)设计说明书;(2)行为级 描述及仿真;(3)RTL 级描述及仿真; (4)前端功能仿真。

硬件语言输入工具有 SUMMIT,VISUALHDL ,MENTOR 和 RENIOR 等;图形输入工具有: Composer(cadence), Viewlogic (viewdraw)等;

数字电路仿真工具有: Verolog:CADENCE 、Verolig-XL、 SYNOPSYS、VCS 、MENTOR、 Modle-sim

VHDL:CADENCE 、NC-vhdl、 SYNOPSYS、VSS 、MENTOR、 Modle-sim

模拟电路仿真工具: HSpice Pspice,

5、是否接触过自动布局布线 ,请说出一两种工具软件,自动布局布线需要哪些基本元素

Protel99se  ORcad  Allegro Pads2007  powerpcb  焊盘 阻焊层 丝印层  互联线  注意模拟和数字分区域放置   敏感元件应尽量避免噪声干扰 信号完整性 电源去耦

6、描述你对集成电路工艺的认识

集成电路是采用半导体制作工艺,在一块较小的单晶硅片上制作上许多晶体管及电阻器、电容器等元器件,并按照多层布线或遂道布线的方法将元器件组合成完整的电子电路。

(一)按功能结构分类

模拟集成电路和数字集成电路

(二)按制作工艺分类

厚膜集成电路和薄膜集成电路。

(三)按集成度高低分类

小规模集成电路、中规模集成电路、大规模集成电路和超大规模集成电路

(四)按导电类型不同分类

双极型集成电路和单极型集成电路。

双极型集成电路的制作工艺复杂,功耗较大,代表集成电路有 TTL、ECL 、HTL、 LST-TL、STTL 等类型

单极型集成电路的制作工艺简单,功耗也较低,易于制成大规模集成电路,代表集成电路有 CMOS、NMOS 、PMOS等类型

7、列举几种集成电路典型工艺,工艺上常提到 0.25,0.18指的是什么

制造工艺:我们经常说的 0.18微米、0.13 微米制程,就是指制造工艺了。制造工艺直接关系到 cpu的电气性能,而0.18微米、 0.13微米这个尺度就是指的是 cpu核心中线路的宽度,MOS管是指栅长。

8、请描述一下国内的工艺现状

9、半导体工艺中,掺杂有哪几种方式

10、描述CMOS电路中闩锁效应产生的过程及最后的结果

Latch-up 闩锁效应,又称寄生PNPN效应或可控硅整流器 ( SCR, Silicon Controlled Rectifier )效应。在整体硅的 CMOS管下,不同极性搀杂的区域间都会构成 P-N结,而两个靠近的反方向的 P-N结就构成了一个双极型的晶体三极管。因此 CMOS管的下面会构成多个三极管,这些三极管自身就可能构成一个电路。这就是 MOS管的寄生三极管效应。如果电路偶尔中出现了能够使三极管开通的条件,这个寄生的电路就会极大的影响正常电路的运作,会使原本的 MOS电路承受比正常工作大得多的电流,可能使电路迅速的烧毁。 Latch-up状态下器件在电源与地之间形成短路,造成大电流、 EOS(电过载)和器件损坏。

11、解释latch-up现象和 Antenna effect和其预防措施.

12、什么叫窄沟效应

当JFET或 MESFET沟道较短,<1um的情况下,这样的器件沟道内电场很高,载流子民饱合速度通过沟道,因而器件的工作速度得以提高,载流子漂移速度,通常用分段来描述,认为电场小于某一临界电场时,漂移速度与近似与电场强成正比,迁移率是常数,当电场高于临界时,速度饱和是常数。所以在短沟道中,速度是饱和的,漏极电流方程也发生了变化,这种由有况下饱和电流不是由于沟道夹断引起的而是由于速度饱和

13、用波形表示 D 触发器的功能

以电平触发为例进行说明, D 触发器的功能描述如下:当时钟信号为低电平 时,触发器不工作,处于维持状态。当时钟信号为高电平时, D 触发器的功能为: 若 D=0,则触发器次态为 0;若 D=1,则触发器次态为 1。下图以波形形式来描 述 D 触发器的功能:

14、用传输门和倒向器组成的边沿 D 触发器如下图:

15、画状态机,接受 1、2 、5 分钱的卖报机,每份报纸 5 分钱。

取投币信号为输入逻辑变量,投入一枚 5 分硬币是用 A=1 表示,未投入时用 A=0 表示;投入一枚 2 分硬币是用 B=1 表示,未投入时用 B=0 表示;投入 一枚 1 分硬币是用 C=1 表示,未投入时用 C=0 表示。由于每次最多只能投入一 枚硬币,因此除了ABC=000、 ABC=001、 ABC=010  和 ABC=100 四种状态为 合法状态,其它四种状态为非法状态。假设投入 3 个 2 分硬币或者投入 4 个 1 分硬币和 1 个 2 分硬币后,卖报机在给出报纸的同时会找会 1 个 1 分硬币。这是 输出变量有两个,分别用 Y 和 Z表示。给出报纸时 Y=1,不给时 Y=0 ;找回 1 个 1 分硬币时 Z=1 ,不找时 Z=0。同时假定未投币时卖报机的初始状态为 S0, 从开始到当前时刻共投入的硬币面值为 1 分记为 S1 ,为 2 分时记为 S2,为 3 分 记为 S3,为 4 分时记为 S4。

由上面的分析可以画出该状态机的状态转换表,如下表所示 (方便起见,这里 给出输入变量为非法状态时的转换表 )

状态图如下所示

16、用与非门等设计全加法器

设加数为 A 和 B ,低位进位为 C,和为 Sum ,进位位为 Cout,则用与非门 设计的全加器如下图

 

相关推荐:

全国计算机硬件工程师考试复习题(二)

硬件工程师任职要求